毫米波倍频器设计文献综述

文献综述（或调研报告）：

倍频器国外发展现状：

2014年，美国加州大学的Hsin-Chang Lin，Gabriel M.Rebeiz等人设计了一款基于45nm CMOS工艺的二倍频器，输出信号频率在135~160GHz之间[1]。该二倍频器的结构如图1所示，它由一个偏置在丙类模式下的差分放大器，一个栅端基波反射器和输入输出匹配网络组成，输入输出匹配采用微带线进行匹配，输入端采用巴伦将单端信号转换成差分信号。二倍频器在输入信号功率为7dBm时，倍频损耗为4.5dB，直流功耗为25mW，基波抑制大于20dBc，输出信号功率为3.5dBm，芯片面积为0.44mm²。

图1 二倍频器结构图

2016年，提出一种138-170 GHz有源倍频器，该倍频器以0.13 m S_iG_eB_i CMOS技术实现，峰 值输出功率为5.6 dBm，峰值功率增加效率为7.6 %。倍频器实现了4.9 dB的峰值转换增益，通过使用 针对低驱动功率优化的推挽倍频级以及低功率输出缓冲器，在峰值驱动时仅消耗36 mW的DC功率。据 我们所知，该倍频器迄今为止在所有D波段和G波段S_iGe HBT倍频器中实现了最高的输出功率、效率 和基频抑制[2]。

2016年，提出了一种65 nm CMOS中的W波段注入锁定倍频器。通过使用耦合谐振器，以3.4-4.1-dBm注入功率实现了69.2-94.6-GHz锁定范围。二阶谐波电流从谐振器顶部注入，这避免了源退化 问题。在100 kHz偏移下，从注入信号的相位噪声测量值来看，相位噪声测量值仅为6.2 dB，接近理论 计算值。倍频器占据0.16 mm的芯片面积，包括缓冲器，并从1.0 V电源(不包括缓冲器)中汲取9.7-11.4 mA电流[3]。

2017年，东京工业大学Abdo Ibrahim等人基于65nm的CMOS技术，分别采用良好的共源拓扑结构，实现低功耗、饱和输出功率高达5.5dBm，在8dBm驱动功率时超过60dBc的基波抑制的100-123GHz频段内的二倍频器设计[4]。该倍频器设计利用了CMOS管的非线性特性摒弃常用的肖特基二极管，设计方案更加灵活，选择在栅极和漏极之间增加反馈，更依赖于CMOS制造工艺的精密性。