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基于FPGA的数字万年历设计

M. Senthil Sivakumar, R. Thandaiah Prabu and I. Jayanandan

摘要：对于数字万年历设计的研究是一项有趣的工作，它使得我们的生活更加数字化。各种设计方法被应用在其中用以提高性能并降低功耗。本文介绍了一种可以提高数字万年历性能和降低功耗的新技术，此项技术强化了对于一些数字模块的应用，诸如计数器、比较器。乘法器和解码器。这些数字化模块通过Verilog硬件描述语言实现，采用了90nm工艺库并利用赛灵思设计工具进行综合。最终输出结果在Spartanreg;-6FPGA试验箱中进行验证。

关键词：数字系统；万年历；FPGA；HDL

I．简介

现场可编程门阵列（FPGA）被广泛的应用于数字设计实验中，用以开发和重构各种应用。使用FPGA进行数字系统设计的一些特殊工序使得FPGA成为对于全世界的电子、IC、通信工程师而言的一种极具吸引力的演示工具。同时它完美的契合于高性能数字系统的设计与演示。数字万年历、CPU、数字计算器、数字电话、数字电脑都是基于FPGA进行系统设计的重要范例。在数字系统设计中，高性能、低功耗，以及系统流畅性都是十分重要的，而这些都可以通过将此项技术应用于FPGA集成电路中实现。通常，系统中的特殊功能块通过硬件描述语言实现，之后再用一些设计工具来进行验证，诸如Xilinx、Cadence等等。最后所有的子模块被集成在一起并在FPGA上进行展示。

数字技术在过去的一些年里得到了显著的发展，并由此诞生了数字系统设计。数字系统设计继续在许多方面帮助人类并使人类的生活更加舒适。近来，许多电子和其他技术领域的应用，使用数字技术来执行那些曾经通过模拟技术实现的操作。数字系统之所以优于模拟技术是因为它们不易受到电压波动等因素的影响。并且拥有更高的精确度和准确度，以及能够在相对狭小的内存空间内存储数十亿位的信息。此次设计的数字万年历集成了计算器、比较器、解码器和多路复用器，初始模块被重新设计过，使得本例更加有示范意义。

参考文献[1]报导了一系列定性的采访，这些采访作为一种探索性的研究工作用以了解知识性工人使用移动的数字万年历的动机。为了得到关于数字万年历的相关报告，该文作者与15名专业人士进行了半结构化的访谈，这15名专业人士都是数字万年历的普通用户，并已使用他们选择的系统，在参考文献[2]中，作者将数字万年历的实现技术与国家标准与技术研究院（NIST）提出的SOP技术进行比较。最后，他们发现，使用可信的第三方取证工具用以收集、分析和检查数字依据是十分重要的。

用以动态频率缩放的全数字时钟发生器通过使用一组环状时钟乘法器来实现，它在四个参考时钟周期范围内实现分频或倍频。参考文献[3]的作者被建议将该时钟发生器用于动态时钟发生器缩放。一种便携式的时钟发生器已经被开发出来，这种便携式的时钟发生器解决了占空比和输入时钟抖动的问题，在被推荐的时钟发生器中，互补延迟线产生了一系列的多相时钟。参考文献[4]的作者利用0.18微米的CMOS工艺技术获得了数字时钟发生器。数字时钟发生器、计数器、比较器和多路复用器的集成为基于FPGA的数字万年历提供了更好的性能表现。在参考文献[5]中获得应用于雷达的亚纳秒级相移的基于FPGA的时钟管理器。文献[6]作者在Virtex-4 FPGA板上实现了分段数字时钟管理器—基于FPGA的数字脉冲宽度调制器技术，此项技术可被用以达到DPWM所需的不同比特位。

一款用于准同步时钟系统的全数字CDR，通过FPGA得以实现。并且在参考文献[7]中用以验证数字时钟和恢复系统。文献[8]提出了窗口屏蔽分段数字时钟管理器—一种基于FPGA的数字脉冲宽度调制器技术，所提出的数字脉冲宽度调制器（DPWM）首次在一块Vitex-4 FPGA板上仿真、实现和验证。参考文献[9]中开发了一款用于切伦科夫探测器的原型时钟系统，并被应用于大型高空空气簇射天文台（拉萨）工程中，该实验使用了Virtex-4 FPGA板进行验证。我们已经提出了数字万年历的新架构，这种新架构只由计数器、多路复用器、比较器和一个解码器组成，简单功能模块的使用通过减少时延提高系统性能并通过占用更少的面积来减小尺寸。本设计的数字万年历的原理框图和逻辑实现将在下文部分给予详细介绍。

II．数字万年历

数字万年历的原理框图如图1所示，它包括一个计数器、比较器、多路复用器和解码器。在数字万年历中，计数器通过恒定频率/时段来计数，时段由计数器内的时钟发生器定义。时钟发生器产生具有上升沿与下降沿和所述时间间隔的脉冲信号。该计数器可以被定义用来计数时钟脉冲上升时间和下降时间的速度，在每经过一次上升沿或下降沿，计数器的值就会加1。在本次设计中，计数器用来计算上升沿的数目。例如，每一次时钟信号从逻辑0增加到逻辑1，计数器的值就会加1，这有助于修复电路的秒计时功能，数字万年历的秒增量由计数器来定义。每秒之间的时延则由时钟信号的时段来定义。通过这种方式，计数器在每个时钟脉冲的上升沿增加1，当计数达到60秒时，秒数位归零并向分数位进1。此后每次秒数位从0达到最大值时，秒数位便归零并使分数位在原状态下加1。

图1 数字万年历原理图

与秒数位类似，分数位每隔60秒增加1位。当分数位达到最大值60时便会回到初始值0，同时小时位的数值增加1.当分数位再次从初始值达到最大值时，分数位便会归零，同时小时位再进1。之后每当分数位达到最大值时，小时位便会增加1同时将分数位设定为0。当小时位的值达到24时，天数位便会在原状态值基础上增加1。每当小时位达到24时，便会归零，然后重新从秒数位、分数位开始计时。

数字万年历中天数的增量必须要小心设定，因为每个月的天数不同。当天数位达到最大值时月数位进1同时天数位归零，只要天数位达到该月设定的最大值月数位就会进1，月数之间总的间隔由秒/分/时/天的间隔决定，当月数位达到最大值12时，便会归零，同时年数位增加1位。只要月数位达到最大值12，年数位便会增加，年数位的间隔由秒/分/时/天/月决定。

数字万年历中的逻辑复用器选择在时钟脉冲的每个上升沿时使得秒/分/时/天/月/年数位的值增加。选择行定义了哪些行在时钟信号的上升时间过渡时由计时器所增加。

数字万年历中的比较器确定了秒/分/时/天/月/年数位所允许的最大整数值。基于比较器的比较结果，数字计数器归零，同时下一高位的参数值增加1。

数字万年历在时钟信号的每个上升沿进行秒/分/时/天/月/年数位的计数，数字万年历产生的输出经过解码器后被传递到七段数码管显示，解码器将十进制输入或二进制输出，并将二进制输出作为七段数码管的输入，最后，七段数码管显示出当前的时间。

逻辑块和逻辑由硬件描述语言实现，并通过仿真去验证了逻辑输出，数字万年历逻辑实现仿真结果将会在下一部分进行描述。

III．结果分析

基于FPGA的数字万年历的功能块由硬件描述语言予以实现，输出结果通过与理论部分比较进行分析，该理论部分确保了高性能的数字万年历能够向预期一样运转，该数字万年历逻辑输出的仿真结构由Modelsim仿真软件得出，如图2（a）所示。

图2（a）显示了在一段连续时间内的时钟信号的每个上升沿的秒增量，秒数位在时钟信号的每个上升沿数值会增加1，当它达到其最大值60时，秒数位将会归零而分数位增加1。

图2（b）显示了每当秒数位达到其允许最大值时分数位的增量的情况，每当秒数位达到60时分数位便增加1。当分数位达到最大值60时，它将会被重置为0，并向小时位进1。

图 2（a）秒增量仿真结果

图2（b）分增量仿真结果

图2（c）显示了当分数位达到其允许的最大值时小时位的增量情况，每当分数位达到其最大值60时，小时位便增加1。当小时位达到其最大值24时，它将会归零并向天数位进1。

图2（d）显示了当小时位达到其允许的最大值时天数位的增量情况，每当小时位达到其最大值24时，天数位便会增加1。当天数位超过30时，它将会被重置为1并向月数位进1。

图2（c）时增量仿真结果

图2（d）天增量仿真结果

图2（e）显示了当天数位达到其允许的最大值时月数位的增量情况，每当天数位达到其最大值30时，月数位便增加1。当月数位超过12时，它将被重置为1并向年数位进1。

图2（e）月增量仿真结果

图2（f）显示了每当月数位达到其允许的最大值时年数位的增量情况，每当月数位达到最大值12时，年数位便会增加1。

图2（f）年增量仿真结果

图2显示了利用Modelsim仿真工具对数字万年历进行仿真每一步的仿真结果。

图3（a）计数模块综合输出结果

图3（b）计数电路经过比较的综合输出结果

HDL程序由Xilinx设计工具进行综合以获得每个版块的原理框图，逻辑板块如图3所示。图3（a）显示了由逻辑门触发器和多路复用器组成的计数器板块的综合输出结果。输出和输入端口在用于开发HDL程序的逻辑里也有阐明看，逻辑输出来自于并联的触发器，如图所示。

图3（b）显示了计数器电路和比较器的综合输出结果，其中比较器由逻辑门、触发器、计数器和比较器组成，输出和输入端口在用于开发HDL程序的逻辑里也有阐明。逻辑输出由通过比较器和触发器的并联或门获得，如图所示。

图3（c）数字万年历的计数电路综合输出结果

图3（c）显示了数字万年历计数电路的综合输出结果，该计数电路包含一系列串联的条件计数器，输出和输入端口在用于开发HDL程序的逻辑里也有阐明，逻辑输出由一系列相连接的计数器的输出终端所获得，如图所示。

图3（d）显示了全数字万年历的综合输出结果，该全数字万年历由逻辑门、触发器、计数器、多路复用器、比较器和一系列串联条件计数器组成。输出和输入端口在用于开发HDL程序的逻辑里也有阐明，逻辑输出由一系列相连接的计数器的输出终端所获得，如图所示。

IV． 结论

本文介绍了一种旨在减少核心区域占用的高性能数字万年历的设计，该数字万年历的原理框图包含了比较器、计数器、多路复用器和解码器。组成数字万年历的简单板块恰如其分的减少了该设计的空间占用。万年历采用了可取的时钟技术以提高其性能。所有板块由硬件描述语言实现并通过Modelsim仿真工具验证。同样，HDL程序被综合以获得数字万年历的逻辑模块和子模块，有关数字万年历的板级调试在Spartanreg;-6 FPGA试验箱中进行。

致谢

任何工作的成功都少不了周围人不断的指导以及鼓励。首先，我们要向给予我们和平生活以及给予我们做此研究机会的上帝表示感谢。同时，我们向我们的父母兄弟姐妹表示诚挚的感谢，是他们不断的鼓励、支持、祈祷以及付出，才让我们取得今天的成就。然后我们还要向我们的学生同伴们表示感谢，是他们帮助我们尝试了每一种可能取得成功的方法。最后，我们要向学院和管理部门表示感谢，是他们使得本次项目可以及时完成。

参考文献

[1] Sell. A, Walden, P, “Mobile Digital Calendars: An Interview Study”,

System Sciences, 2006. IEEE HICSS 06, pp. 23b

[2] I-Long Lin, Han-Chieh Chao, Shih-Hao Peng, “Research of Digital

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Analysis Based on Smart Phone”, BWCCArsquo;2011, IEEErsquo;11, pp.386-391.

[3] Wei-Ming Lin, Chao-Chyun Chen, Shen-Iuan Liu, “An all-digital clock

generator for dynamic frequency scaling”, VLSI-DAT, IEEErsquo;2009,

pp.251-254.

[4] Moo-Young Kim, Shin, Dongsuk, Hyunsoo Chae, Chulwoo Kim, “A

Low-Jitter Open-Loop All-Digital Clock Generator With Two-Cycle

Lock-Time”, VLSI systems, IEEErsquo;2009, pp.1461-1469.

[5] Gaughan, W, Butka Brian, “Using an FPGA digital clock manager to

generate sub-nanosecond phase shifts for lidar applications”,

Programmable Logic Conference (SPL), 2010 VI Southern, IEEE 2010,

pp.163-166.

[6] Batarseh, M.G, Orlando, FL Al-Hoor, W.Huang, L.Iannello,

“Segmented Digital Clock Manager- FPGA based Digital Pulse Width

Modulator Tec

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