基于FPGA的采样控制状态机的设计仿真开题报告

1. 研究目的与意义

从小型电子系统到大规模电路系统设计中，状态机是最典型、应用最广泛的时序电路模块,如何设计一个稳定可靠的状态机是我们必须面对的问题. 传统的状态机设计方法复杂，首先要进行繁琐的状态化简，状态分配，状态编码，然后求输出与激励函数，最后画时序图或波形图。而利用VHDL硬件设计描述语言设计状态机，只需利用状态转移图进行状态机的描述即可。且由于状态机能构成性能良好的同步时序逻辑模块，能够做到结构相对简单，设计方案相对固定。而基于FPGA的FSM设计使用同步时序方式设计,提高设计的稳定性,消除毛刺。通过VHDL语言的描述，不仅仅便于阅读，理解，维护，更重要的是利于综合器优化代码,利于用户添加合适的时序约束条件,利于布局布线器实现设计。

2. 国内外研究现状分析

在国外，目前利用eda技术设计电路已成为主流，其中， verilog公司开发的的verilog hdl作为当今国际主流的hdl语言,在芯片的前端设计中有着广泛的应用。

而最具代表性的是美国国防部开发的vhdl语言。

国内外利用vhdl语言设计状态机例子有很多，因为大部分数字系统都可以分为控制单元和数据单元两个部分,控制单元的主体是一个状态机,它接收外部信号以及数据单元产生的状态信息,产生控制信号,因而状态机性能的好坏对系统性能有很大的影响。

3. 研究的基本内容与计划

熟悉数字电路与系统的eda的设计流程，深入学习vhdl语句的硬件含义，理解状态机在电路中的关键作用。写出正确高效的vhdl语言，达到仿真运行的目的。

1、准备工作---撰写开题报告（第1周第3周）

2、分析论证并确定设计方案（第4周第5周）

4. 研究创新点

使传统的状态机描述变得简单明了，而且易于消除毛刺。并且基于FPGA的状态机描述丰富多样，层次分明，结构清晰，易懂易读，在排错，修改和模块移植方面具有独到的特点。