基于FPGA的数字秒表的设计与仿真开题报告

1. 研究目的与意义（文献综述）

在科技高度发展的今天，集成电路和计算机应用得到了高速发展。尤其是计算机应用的发展。它在人们日常生活已逐渐崭露头角。大多数电子产品多是由计算机电路组成，如：手机、mp3等。而且将来的不久他们的身影将会更频繁的出现在我们身边。各种家用电器多会实现微电脑技术。电脑各部分在工作时多是一时间为基准的。当前电子系统的蛇及正朝着速度快、容量高、体积小、质量轻、用电省的方向发展推动该潮流的关键因素就是eda设计工具的使用，eda技术是90年代初从cad、cam、cat、cae的计算机辅助工程发展而来的。eda技术就是以计算机为工具，在eda软件平台上，对以硬件描述语言为逻辑描述手段完成的设计文件自动化完成逻辑编译，逻辑化简，逻辑分割，逻辑综合和优化，逻辑行局布线，逻辑仿真，直至对于特定的目标芯片的配适编译、逻辑映射以及编程下载等工作。其中，eda最瞩目的功能，即最具现代电子设计技术特征的功能就是日益强大的逻辑设计仿真测试技术。eda仿真测试技术只需通过计算机就能对所设计的电子系统从各种不同层次的性能特点上完成一系列准确的测试与仿真操作，在完成实际系统的安装后还能对系统的目标器件进行边界扫描测试。这一切都极大地提高了大规模系统电子设计的自动化程度。而在另一方面高速发展的cpld/fpga器件又为eda技术的不断进步奠定了坚实的物质基础，使得普通的设计人员获得eda软件和廉价的器件成为可能。

数字秒表是日常中常见的电子产品，其设计也是eda技术中最基本的设计实验之一。以fpga为核心的数字秒表, 具有外围电路少、集成度高、可靠性强等特点，利用基于vhdl的eda设计工具，采用大规模可编程逻辑器件fpga.来实现系统功能。本次设计的目的，就是在初步掌握eda设计的基础上，进一步了解eda开发技术。掌握状态机的工作原理。通过对数字秒表的设计，进行理论与实践的结合，提高有关能力，提高分析解决相关计算机技术问题的能力，通过课程设计深入了解eda的相关技术，熟练运用fpga工具，达到毕业设计的目的。

秒表是一种普遍的计时工具，这里用eda设计的基于fpga的数字秒表，比传统的的pld技术更加灵活，带来了巨大的时间效益和经济效益，是可编程技术的实质性飞跃。

2. 研究的基本内容与方案

数字秒表有四个主要模块，分别是消抖模块、计时电路模块、分频模块和显示模块。秒表精确到0.01秒，计时范围在0.01秒-1小时之间，基准信号为周期为0.01秒的计时脉冲。此外还有设置时钟使能信号，以便作为及时起止控制开关。因此秒表可由一个分频器、4个10进制计数器和2个6进制计数器组成。

由于采用的是机械按键，在按键操作的时候会产生抖动，所以需要我们去除抖动，以避免重复计数，抖动延时一般设定为20ms。

计时电路模块其功能如下：

3. 研究计划与安排

1-3周： 查阅中、英文数据，确定选题和设计内容，在广泛调研的基础上完成开题报告。

4-5周： 了解相关的专业知识，完成不少于5000汉字的英文翻译任务。

6-9周： 继续深入学习相关内容，逐步实施设计方案。

4. 参考文献（12篇以上）

[1] 王金明. verilog hdl程序设计教程[m].人民邮电出版社，2004

[2] 吴继华，王诚. 设计与验证verilog hdl [m].人民邮电出版社，2006

[3] 樊金荣，谢智文.数字倒计时秒表的设计与实现[j].中南民族大学学报，2005