基于Verilog HDL的异步FIFO设计开题报告

1. 研究目的与意义

基于verilog hdl的异步fifo电路设计是工程实践性课题，主要的目的是培养学生将所学习的电路知识、集成电路生将所学习的电路知识、集成电路设计和集成电路cad的技能运用到实际的电路设计中，结合半导体加工厂的制造工艺，完成具有一定专用功能的专用集成电路设计。

使用异步fifo（first-in first-out）同步源自不同时钟域之间的数据是在数字ic设计中经常用的方法。

我们可以对异步fifo进行了分析和研究，采用格雷码指针将地址指针同步到另一时钟域中,利用将地址分区的方法来判断空满状态。

2. 课题关键问题和重难点

异步fifo是一种先进先出电路，用在需要实时数据接口的部分，用来存储、缓冲在两个异步时钟之间的数据传输。

异步fifo与同步fifo最大的不同在于异步fifo读写时钟不同，通常异步fifo用来做数据的时钟域转换，fifo设计中难度最大的地方在fifo的空满标识的产生，对同步fifo来说，由于读写指针的增加时钟频率相同，因此读写指针可以直接进行比较产生出空满标志，而异步fifo某由于读写两端时钟频率不同，读写指针需要进行时钟域转换后才能进行比较，也就是读时钟域的读地址要先转到写时钟域，然后与写时钟域的写地址进行比较，而实际这种比较时存在一定风险的。

异步fifo设计一般的结构有：双口存储器、读地址产生逻辑、写地址产生逻辑、空/满标志产生逻辑四部分构成。

3. 国内外研究现状（文献综述）

一、本课题国内外现状随着现代数字电路系统密度和规模的不断扩大,一个系统中通常会包含多个时钟,因此不同时钟之间的数据传输成为亟待解决的问题.而一种可靠易行的解决方案就是异步fifo.异步fifo需要非常严格的多时钟技术,难以作出正确的设计合成和分析.二、本课题遇到的问题以及处理方案使用fifo同步源自不同时钟域的数据是在数字ic设计中经常使用的方法，设计功能正确的fifo会遇到很多问题，探讨了两种不同的异步fifo的设计思路。

两种思路都能够实现功能正确的fifo。

课题所研究的fifo，从硬件的观点来看，就是一块数据内存。

4. 研究方案

电子电路设计中异步fifo设计的两个关键性难点：避免亚稳态现象的出现和空满状态的判断。

为解决这两个问题,现文中提出了四种方案：基于格雷码、基于移位码的、基于状态标志和基于区间地址的设计方案。

设计方案均采用vhdl实现,并在fpga的基础上进行仿真验证。

5. 工作计划

第1周： 查找文献和翻译文献 第2周： 撰写开题报告 第3周： 电路系统的总体设计和规划 第4周： 电路模块的设计 第5周： 各模块的硬件电路仿真 第6周： 系统电路仿真与调试 第7周： 芯片电路模块的设计 第8周： 芯片电路模块的仿真 第9周： 芯片电路的版图设计 第10周：芯片电路的模拟与验证 第11周：规整毕设资料，撰写论文 第12周：提交论文 第13周：准备答辩 第14周：毕设结束工作