基于Verilog HDL的UART控制器设计开题报告

1. 研究目的与意义

通用异步收发传输器即uart，是一种异步收发传输器，是电脑硬件的一部分。将资料由串行通信与并行通信间作传输转换，作为并行输入成为串行输出的芯片，通常集成于其他通讯接口的连结上。uart是一种通用串行数据总线，该总线双向通信，可以实现全双工传输和接收。因为计算机内部采用并行数据，不能直接把数据发到modem，必须经过uart整理才能进行异步传输。

uart控制器普遍运用于通信领域和计算机中。随着计算机的日益普及，很多非rs232的串口也要接入pc机，如果为每一种新出现的串口都增加一个新的i/o口显然不现实，因为pc后面板位置有限，因此，将rs232串口和非rs232串口都通过rs232口接入是最佳方案。uart的u(通用)指的就是这个意思。

基于veriloghdl的uart控制器设计是工程实践性课题，主要的目的是培养学生将所学习的电路知识、集成电路设计和集成电路cad的技能运用到实际的电路设计中，结合半导体加工厂的制造工艺，完成具有一定专用功能的专用集成电路设计。

2. 课题关键问题和重难点

关键问题：UART内核模块是整个设计的的核心，它内部的发送控制模块和接收控制模块通过控制多个外围模块来实现UART控制器的正常工作。

难点：波特率发生器、接收器和发送器是UART的三个核心功能模块，也是其主要难点。利用VerilogHDL语言对这三个功能模块进行描述并加以整合。接收模块是整个UART的设计的重点，其主要功能是检测数据的起始位，并对接收的数据进行串并转换，并将接收好的数据储存等待微机处理。由于串行数据帧与接收数据时钟是异步的，接收功能实现的关键是接收器与每个接收字符同步。要保证异步通信的双方准确无误地交换信息，必须有效控制采集通信线路上的电平信号的时机。

3. 国内外研究现状（文献综述）

veriloghdl是一种硬件描述语言，以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。描述复杂的硬件电路时，设计人员总是将复杂的功能划分为简单的功能，模块是提供每个简单功能的基本结构。设计人员可以采取自顶向下的思路，将复杂的功能模块划分为低层次的模块。自底向上方式是自顶向下方式的逆过程。使用verilog描述硬件的基本设计单元是模块（module）。构建复杂的电子电路，主要是通过模块的相互连接调用来实现的。

veriloghdl用于从算法级、门级到开关级的多种抽象设计层次的数字系统建模。被建模的数字系统对象的复杂性可以介于简单的门和完整的电子数字系统之间。数字系统能够按层次描述，并可在相同描述中显式地进行时序建模。veriloghdl语言提供了编程语言接口，通过该接口可以在模拟、验证期间从设计外部访问设计，包括模拟的具体控制和运行。veriloghdl语言不仅定义了语法，而且对每个语法结构都定义了清晰的模拟、仿真语义。因此，用这种语言编写的模型能够使用verilog仿真器进行验证。

uart是一种通用串行数据总线，用于异步通信。该总线双向通信，可以实现全双工传输和接收。uart首先将接收到的并行数据转换成串行数据来传输。消息帧从一个低位起始位开始，后面是5~8个数据位，一个可用的奇偶位和一个或几个高位停止位。接收器发现开始位时它就知道数据准备发送，并尝试与发送器时钟频率同步。如果选择了奇偶，uart就在数据位后面加上奇偶位。奇偶位可用来帮助错误校验。在接收过程中，uart从消息帧中去掉起始位和结束位，对进来的字节进行奇偶校验，并将数据字节从串行转换成并行。uart也产生额外的信号来指示发送和接收的状态。uart控制器中，发送逻辑对从发送fifo读取的数据执行并→串转换。控制逻辑输出起始位在先的串行位流，并且根据控制寄存器中已编程的配置，后面紧跟着数据位、奇偶校验位和停止位。在检测到一个有效的起始脉冲后，接收逻辑对接收到的位流执行串→并转换。此外还会对溢出错误、奇偶校验错误、帧错误和线中止错误进行检测，并将检测到的状态附加到被写入接收fifo的数据中。波特率除数是一个22位数，它由16位整数和6位小数组成。波特率发生器使用这两个值组成的数字来决定位周期。通过带有小数波特率的除法器，在足够高的系统时钟速率下，uart可以产生所有标准的波特率，而误差很小。

4. 研究方案

通用异步收发器UART常用于微机和外设之间的数据交换，针对UART的特点，采用自顶向下的设计路线，结合状态机的描述形式，使用硬件描述语言设计UART的顶层模块及各个子模块，从而使整个设计更加紧凑、可靠。同时采用参数化的设计方法，增强系统的可移植性。

使用Verilog描述硬件的基本设计单元是模块（module）。构建UART控制器这个复杂的电子电路，主要是通过模块的相互连接调用来实现。UART内部的发送控制模块和接收控制模块通过控制多个外围模块来实现UART控制器的正常工作。利用VerilogHDL语言对波特率发生器、接收器和发送器这三个功能模块进行描述并加以整合。

5. 工作计划

第1周：在网上查找各种相关文献及资料，对所安排课题进行一个初步的理解。

第2周：根据资料与相关要求撰写开题报告，进一步了解毕业设计课题，翻译外文资料并交由指导老师查看。

第3周：进行uart控制器电路系统的总体设计和规划，对其系统功能与电路模块作出系统级划分，将控制器划分为若干模块。