基于Verilog HDL的可编程单脉冲数据发生器设计开题报告

1. 研究目的与意义

基于verilog hdl的可编程单脉冲数据发生器设计是工程实践性课题，主要的目的是将所学习的电路知识、集成电路设计和集成电路cad的技能运用到实际的电路设计中，结合半导体加工厂的制造工艺，完成具有一定专用功能的专用集成电路设计。

可编程单脉冲发生器是一种脉冲宽度可编程的信号发生器，其输出为ttl电平。在输入按键的控制下，产生单次脉冲，脉冲的宽度由8位的输入数据控制。由于是8位的脉宽参数，故可以产生255种宽度的单次脉冲。实验以fpga为硬件基础，以modelsim se、ise为软件工具开发完成，不仅体现了数字系统设计实验课程的综合训练，并与工程实际紧密结合。

东南大学无锡分校嵌入式系统实验室、东大-先进云系统研究中心成贤分中心，拥有xilinx的fpga算法评估板和仿真综合设计软件，同时有完整的华润上华（csmc）数字模拟工艺库，并已经设计并完成过一些产品。我们可以充分利用这些资源，为毕设做好准备工作。同时，实验室也为课题的实施提供了良好的条件，可以保证完成毕设工作。

2. 课题关键问题和重难点

本课题研究的是基于verilog hdl的可编程单脉冲数据发生器设计，以modelsim se、ise为软件为基础，最终烧录到fpga板上，进行仿真模拟。

关键问题：为了产生单次脉冲，必须考虑在按键key有效后，可能会保持较长时间，也可能会产生多个尖脉冲。因此，需要设计一种功能，使得在检测到key有效后就封锁key的再次输入，直到系统复位。

课题难点：

3. 国内外研究现状（文献综述）

本文的材料主要来源于国内外的文献资料、期刊、学术论文、报纸、专业性网站以及相关的评论文章。

随着eda技术的发展，电子系统设计工具和技术发生了很大的变化，大规模的编程逻辑器件fpga的出现，给设计人员带来了很多的方便。verilog hdl是随着可编程逻辑器件（pld)发展起来的硬件描述语言，主要用于描述数字系统的行为、结构、接口和功能，是电子设计的关键技术之一。

目前，我国在研究信号发生器这方面有很大的成果，但还没形成真正的产业。就目前国内的成熟产品来看，核心部分多为专用芯片，存在着成本高，控制不方便等许多缺点，并且性能与种类都与外国产品存在很大距离。所以，开发研究高性价比的信号发生器，保持与国外同类产品同性价比，打破国外技术封锁和垄断，对发展我国电子产业有重大意义，具有广泛的发展前景。

4. 研究方案

对比于用单片机来完成设计和直接数字合成器合成技术的方案，我采用Verilog HDL语言来编程.Verilog HDL是电子设计领域的主要硬件描述语言，具有很强的电路描述和建模能力，从而降低了硬件设计任务，提高了设计效率和可靠性，要比模拟电路快得多。该方案利用FPGA具有的静态可重复编程和动态系统重构的特性，用Verilog HDL编写代码，以Modelsim或ISE仿真，下载到FPGA板来验证，以实现单脉冲相关功能。

5. 工作计划

通过调查文献研究方法来获得参阅资料，从而全面地、正确地了解了基于verilog hdl的可编程单脉冲数据发生器设计，继而掌握可编程单脉冲数据发生器设计的历史和现状。

第1周：在中国知网上查阅收集课题相关资料文献和翻译文献.

第2周：课题调研筛取数据并撰写开题报告.