基于RISC-V处理器的卷积神经网络加速器设计与实现开题报告

1. 研究目的与意义（文献综述包含参考文献）

1.1 研究背景及国内外研究现状

卷积神经网络(cnn)现在是许多学科研究的热点之一，被广泛用于多种领域，特别是在模式识别、图像处理、计算机视觉等方面。但是卷积神经网络的主要问题在于计算量太大，特别是其中的卷积层，以alex-net为例，占用了90%^[1]以上的计算量，卷积神经网络的硬件加速逐渐成为一个热门的研究问题。由于卷积神经网络自身特点，层与层之间可以看做顺序执行，而层内则有着较高的并行性，因此提高层内计算的并行度成为加速卷积神经网络的一个重要方向。

在2009，farabet等人^[2]提出来一种基于fpga的cnn，该结构使用卷积单元来处理数据，并使用一个通用cpu来控制卷积单元。但是由于fpga资源的限制，该平台只实现了一个卷积核。如果计算需要多个卷积核，那么只能串行执行。2013年，peemen等人^[3]实现了一个以存储为中心的cnn协处理器，它利用cnn大量内存访问的特点，在存储部分使用sram，而pe部分使用simd指令。2015年，清华大学的方睿等人，提出一种多级流水线的管道加速器方案。cpu通过pcie通道提供数据并进行控制整个逻辑单元。近年来，中科院的陈天石等人提出来diannao系列的加速器^[4]，目前是卷积神经网络硬件加速领域的较优的一种方案，可以实现多种结构的卷积网络，如mlp、cnn、dnn。存硬件实现的卷积神经网络加速器通用性不好。尽管可以通过配置来实现更多的结构，但是它的灵活性远不如通用cpu。因此可重构加速器与通用cpu相结合的模式是一种高效地解决卷积神经网络加速问题的方案。

2. 研究的基本内容、问题解决措施及方案

2.1 本课题要研究的问题

本课题设计搭建一个risc-v处理器的soc，并设计卷积神经网络加速器作为协处理器与risc-v处理器配合工作，实现在低成本的嵌入式平台上进行卷积神经网络加速运算。

本课题设计了一种risc-v指令集的卷积神经网络处理器，实现了在低成本的嵌入式平台上进行卷积神经网络加速运算。本课题主要实现了以下功能：