高速并行乘法器的设计及仿真开题报告

1. 研究目的与意义（文献综述）

1.1 研究目的及意义

自20世纪晶体三极管被发明创造后，电子集成电路行业一直遵循摩尔定律飞速发展。到21世纪，信息产业已成为衡量国家自主创新实力和综合实力的标准。当集成电路的工艺逐渐成熟，深亚微米的工艺水平越来越高，如何实现尺寸更小，速度更快，功耗更低的微型处理器成为了研究学者的研究目标和研究方向。

乘法器作为数字信号处理、滤波器、处理器等器件中的非常重要运算部件，对处理器处理数据、图像、语音等起着重要的作用。设计出一个高性能的乘法器结构能够实现在尺寸、速度、功耗在具备优势的微型处理器。为了实现高速的算术运算，高速并行乘法单元被内嵌到大多数数字系统中。在多媒体应用方面，如risc、dsp、图像加速卡等等，对乘法单元的运算速度有更高的要求。近年来，随着对便携式产品需求的增大、系统集成度的进一步提高，对产品功耗和芯片散热的要求越来越高。因此，对低功耗、高速乘法器的要求将越来越大，由于传输管逻辑在实现基本算术运算单元时，与传统的cmos技术相比，，具有所需管子少的优点，因而使总的输入栅电容及充放电电荷减少，降低了所需功耗，提高了速度。同时，工作电压降低，大大降低了电路功耗，提高了速度。

2. 研究的基本内容与方案

乘法器运算包括部分积的产生、部分积的压缩和最终积的产生三个关键模块。通过对这三个模块的算法和结构进行深入的分析研究，确定采用修正的booth编码使部分积数目减半，压缩模块采用华莱士树4：2压缩器将部分积压缩为2行，其压缩比是2：1。压缩后的2行部分积由快速超前进位加法器进行求和运算并获得最终的乘积。论文主要分析了高性能并行乘法器的设计原理，重点讨论了booth编码算法，wallace压缩树以及超前进位加法器，并对编码过程中产生的符号位的扩展和纠错字进行讨论和处理。纠错字的消除使压缩模块减少一级压缩，最终的加法器采用改进的超前进位加法器进行设计，所设计的16*16位乘法器与基于booth编码和wallace压缩树的乘法器相比在速度上有了较大的提高。使用verilog hdl语言对16*16位乘法器进行描述并在modelsim平台上进行仿真验证。在smic0.18μm cmos标准工艺库下，通过synopsys公司综合工具design compiler进行综合，综合结果表明所建议的16*16 位乘法器的延时得到有效的改善。

本次设计基于乘法器原理和乘法器结构，通过对国内外文献的大量研究完成了位的高速并行乘法器的实现。具体的研究工作为：

3. 研究计划与安排

第1-2周：查找资料，了解设计任务；

第3周：根据毕业设计内容查找相关资料；

第4周：完成开题报告；

4. 参考文献（12篇以上）

[1] 王定, 余宁梅, 张玉伦,等. 改进型booth华莱士树的低功耗、高速并行乘法器的设计[j]. 电子器件, 2007,30(1):252-255.

[2]徐锋, 邵丙铣. 16×16位高速低功耗并行乘法器的实现[j]. 微电子学, 2003,33(1):56-59.