基于DE2的数字钟设计开题报告

1. 研究目的与意义

近年来随着电子技术的发展, 尤其是大规模集成电路的研制和发展, 电子电路的设计正变得越来越复杂, 为了能够提高开发的效率, 缩短开发的时间, 设计师逐渐转向可编程逻辑器件( 包括FPGA和CPLD) 的开发。Verilog语言是电子设计的主流硬件描述语言, 遵循EDA解决方案自顶向下的设计原则, 并能保持良好的接口兼容性, 在电子工程领域, 已经成为事实上的通用硬件描述语言。数字钟是由输入模块、计数模块、显示模块构成最基本的24小时的电子钟。

数字钟是一种用数字电路技术实现时、分、秒计时的装置，与以前机械式时钟相比具有更高准确性和直观性，而且没有机械装置，具有更长的使用寿命，因此得到了广泛的使用。这次毕业设计主要研究了采用FPGA和Verilog语言，在QuartusII的环境下，运用自顶向下设计思想设计多功能数字钟的问题。自顶向下设计是从系统级开始把系统分为基本单元，然后再将每个基本单元化分为下一个层次的基本单元，直到可以直接用EDA元件库中的元件来实现为止。软件设计完成以后，将程序下载到DE2开发板上，实现实时数字钟显示。随着电子信息的发展，电子钟趋于小型、精准、多功能并在其他领域也有相当的发展空间。定时启闭电路、定时开关烘箱、通断动力设备，甚至各种定时电气的自动启用等，这些都是以钟表数字化为基础的。因此，研究数字钟及其扩大应用，有着非常现实的意义。通过本次设计可以提高利用计算机辅助和用高密度可编程逻辑器件实现数字系统的能力，对Verilog语言和可编程逻辑器件开发软件QuartusII也有了更深层次的认知，为以后能够更加深入学习和应用电子系统现代化设计方法打好基础，并具有实用性，很适合目前急速发展的市场需求。

2. 国内外研究现状分析

随着科技的发展与社会的进步，人们对数字钟的要求也变得越来越高，传统的时钟已经不能满足人们的需求。数字钟不管是在性能还是样式上都发生了质的变化，有电子闹钟，电子秒表等等，国内外也已经有了多种数字钟的设计成果：

（1） 采用低成本数字集成电路及配套的led显示器组成的数字钟；

（2） 利用verilog硬件描述语言设计的多功能数字钟；

3. 研究的基本内容与计划

本设计主要研究基于fpga的数字钟，要求时间以24小时为一个周期,显示时、分、秒。具有校时以及报时功能，可以对时、分及秒进行单独校对，使其校正到标准时间。

数字钟是由振荡器、分频器、计数器、译码显示、报时等电路组成。相应地可以将本次数字钟的设计分成五大模块，即分频模块（包括1khz、500hz、1hz产生电路）、时间计数模块（包括秒、分、时）、显示模块，整点报时模块和频率选择模块。

分频模块：为了得到1hz的时基脉冲，以及1khz和500hz的报时脉冲，首先将4mhz的信号进行四千分频得到1khz，将1khz的信号进行二分频得到500hz，进行三次的十分频得到1hz的基准信号。

4. 研究创新点

现代社会的标志之一就是信息产品的广泛使用，而且产品的性能越来越强，复杂程度越来越高，更新步伐也越来越快。支撑信息电子产品高速发展的基础就是微电子制造工艺水平的提高和电子产品设计开发技术的发展。

本设计采用的Verilog语言是一种全方位的硬件描述语言，具有极强的描述能力，能支持系统行为级、寄存器传输级和逻辑门级这三个不同层次的设计；支持结构、数据流、行为三种描述形式的混合描述，覆盖面广，抽象能力强，因此在实际应用中也越来越广泛。ASIC是专用的系统集成电路，带有逻辑处理加速处理器；而FPGA是特殊的ASIC芯片，与其他的ASIC芯片相比，它具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定及可实时在线检测等优点。