基于硬件描述语言的等精度频率测量仪的设计开题报告

1. 研究目的与意义

等精度测频方法是在直接测频方法的基础上发展起来的,它的闸门时间不是固定的值,而是被测信号周期的整数倍,即与被测信号同步,消除了对被测信号计数所产生1 个字的误差,达到了在整个测试频段内保持等精度测量。

随着科技的不断发展使用单片机制作频率计暴露出了两大突出缺点1、串行工作特点决定了它的低速性和程序跑飞2、不可靠复位决定了它的低可靠性。而CPLD的出现以其高速、高可靠性、串并行工作方式等突出优点在电子设计中广泛应用同时由于CPLD 中的程序设计采用了高级语言如Verilog HDL 语言更进一步打破了软硬件之间的界限加速了产品的开发过程。采用先进的CPLD 取代传统的标准集成电路、接口电路也是电子技术发展的必然趋势。CPLD 由于采用连续连接结构易于预测延时从而使电路仿真更加准确可用于各种数字化是电子设计的必由之路也是必然的发展趋势。

2. 国内外研究现状分析

基于cpld 的可编程数字频率计设计方法简便、高效、无风险而且能提高系统的可靠性及灵活性。

在设计中采用自顶向下的设计方法除外接晶振、显示电路及复位信号外其它功能均被设计在一片lattice 公司的isplsi 1032e 芯片中包括控制器、数据选择器、分频器、测频控制信号发生器、计数器、锁存及译码器。

isplsi1032e 是高密度、电可擦除改写的可编程逻辑器件。

3. 研究的基本内容与计划

常用的直接测频方法主要有测频法和测周期法两种。测频法就是在确定的闸门时间tw 内,记录被测信号的变化周期数(或脉冲个数) N x ,被测信号的频率为f x = N x / tw 。测周期法需要有标准信号的频率f s ,在待测信号的一个周期内t x ,记录标准频率的周期数Ns ,被测信号的频率为f x = f s/ NS 。这两种方法的计数值会产生1 个字的误差,并且测试精度与计数器中记录的数值N x 或Ns 有关。为了保证测试精度,一般对于低频信号采用测周期法,对于高频信号采用测频法,这样测试时很不方便,所以人们提出了等精度测频的方法。1.（2-3周）查阅整理资料2.（4-6周）设计并制作基于FPGA 的高速等精度频率测量系统3.（7-9周）设计电路结构，选择电路元件，计算确定元件参数，画出实用原理电路图；4.（10-14周）完成全电路理论设计、计算机辅助分析与仿真、安装调试、绘制电路图5.（15-16周） 整理和完善毕业设计论文. 6.（17-18周） 准备答辩.

4. 研究创新点

基于FPGA 的高速等精度频率测量系统已经应用在温室环境因子无线远程监控、电气化铁道弓网动态实时监控及智能多通道超远距水塔液位监控中。在实际运行过程中，该系统具有频率测量范围宽、高速、高精度、性能稳定可靠、实时性强、体积小、功耗低等优点。同时，该系统对其他高速、高精度频率测量应用领域来说，具有一定的借鉴意义。

创新点：（1）在传统频率测量方法基础上，提出等精度频率测量方法，该方法克服了传统方法产生1 误差的局限性，具有测量范围宽、等精度及误差小等优点。（2）该系统采用FPGA 和单片机分别作为频率测量模块及数据处理模块的控制核心，实现了资源优势互补，使该系统具有较高的频率测量速度、较强的数据处理能力、开发及维护方便及成本低等优点。