0.18micro;m 工艺STI-LDMOS器件的ESD特性仿真研究开题报告

1. 研究目的与意义

基于浅槽隔离技术的ldmos（sti-ldmos）因其良好的兼容性和相比locos-ldmos更优的电学性能而成为0.18m及以下工艺中最常见的ldmos结构。

由于这种ldmos作为输出管时其面积很大，可以直接用于静电泄放（esd）防护，因此，通常会要求其有一定的esd自保护能力。

在0.18m及以下工艺中，sti结构的引入对ldmos在esd冲击下的响应产生了新的影响。

2. 国内外研究现状分析

LDMOS功率器件广泛用作智能功率IC设计中的多种应用中的输出驱动器。由于功率器件工作在高电压、大电流的环境下，面临着非常严峻的可靠性问题，而静电放电是最为重要的可靠性问题之一。由于LDMOS作为输出管时其面积很大，可以直接用于静电泄放（ESD）防护，因此，通常会要求其有一定的ESD自保护能力。LDMOS功率器件的ESD鲁棒性已经是智能功率IC设计中的重要主题。

ESD保护要求主要包括两个方面：一个是ESD保护器件的触发电压应该小于内部电路的结击穿电压和栅极氧化物的击穿电压；另一方面，保护器件必须尽可能快地将ESD电压钳位在安全水平。虽然LDMOS在回滞后维持阶段提供较低的阻抗，每单位面积具有相对较高的ESD能力，但由于热点迁移，基区扩展效应引起的热载流子退化和多指的不均匀导通，深回滞造成的局部电流拥挤和寄生晶体管非均匀的触发，都会影响LDMOS器件ESD的稳定性。

击穿电荷非均匀活化严重受到相对较小的门级的宽度和数量的影响，骤回击穿导致大幅漏电压的下降，漏极电流明显上升，也会引起结温的明显上升。由Yong Chung等人对栅宽较小的双栅器件通过传输线脉冲(TLP)模拟ESD，由于基区推进效应产生在漏端的局部焦耳热，该器件的失效是集中的。而对多栅且栅宽较大的器件模拟发现，器件发生骤回但不能对电压钳位，在达到内部极限之前，失效是随机的。在LDMOS功率器件设计中为了提高ESD鲁棒性，可以引入STI工艺替代LOCOS工艺来进一步抑制表面电荷效应,以提高LDOMS功率器件的耐压强度及降低导通电阻。随着STI的引入，LOCOS鸟嘴区域中的自对准硅化物效应被消除，但被STI下拉效应取代。由Voldman提出的多晶p /n-阱ESD二极管可以有效避免该效应。在高电压的nLDMOS中嵌入可控硅整流器(SCR)提高了ESD的鲁棒性却缩小了电气安全工作区域(eSOA)，2011年Wen-Yi Chen等人提出，若在SCR中插入小且多个P 区域可以减缓eSOA的衰减，通过在嵌入式晶闸管SCR栅接地，eSOA可以大大拓宽，多弯曲布图结构（Ploy-Bending）可以提高ESD鲁棒性加宽eSOA。2011年由Chang-Tzu Wang等人提出的栅驱动衬底触发的ESD保护电路在0.35-μm 5 V/40 V的BCD工艺中成功验证，nLDMOS器件能够忍受4kV的HBM和275V的MM静电释放测试。薄栅氧层的pLDMOS阈值电压（Vth）较低，电流密度大和尺寸小，但其ESD鲁棒性较差。在瞬态的ESD应力情况下加强了栅耦合效应，很难折回以及立刻将器件钳位在低的漏电压。2014年刘斯扬等人提出改进，在pLDMOS的源和多晶栅下面添加一个特殊的P阱，用来防止沟道在源测被截断。实验结果表明，重叠长度更长，掺杂的浓度越低，电阻越大。通过调节源极的特殊的P阱和P 掺杂区的重叠长度，薄栅氧层PLDMOS可以获得好的ESD鲁棒性和较大的电流密度。

3. 研究的基本内容与计划

本课题主要研究sti-ldmos器件在esd冲击情况下失效的机理，并分析结构参数对ldmos器件esd鲁棒性的影响，从而寻找高鲁棒性sti-ldmos器件的设计思路。

2月22号至3月5号：初步了解课题的软件应用

3月5号至4月25号：利用sentaurus建立仿真模型并分析，了解各项结构参数对性能的影响

4月25号至5月15号：分析结构对性能的影响，提出改进结构提高器件的综合性能，寻找高鲁棒性sti-ldmos器件的设计方法

4. 研究创新点

对0.18μm的STI-LDMOS进行仿真模拟ESD，根据各结构参数对性能的影响，改进结构提高器件的综合性能，寻找高鲁棒性STI-LDMOS器件的设计方法。