基于CPLD的全数字锁相环开题报告

1. 研究目的与意义

锁相环路是一个闭环控制系统，用于高精度的频率和相位控制。根据各部件电路的具体实现，可将锁相环分为模拟锁相环和数字锁相环。随着数字电路技术的发展，尤其是大规模集成电路和微处理器的广泛应用，在模拟锁相电路大力发展的同时，逐渐的用数字线路来实现锁相环路，从而得到数字锁相环。目前，全数字锁相环应用于通讯、无线电工程等多个领域，大大提高了工作效率。

全数字锁相环ADPLL ( All Digital Phase2Locked Loop) 采用数字鉴相器、数字环路滤波器、数控振荡器构成锁相环路,使输出信号在频率和相位上与输入信号同步,即系统进入锁定状态或同步状态后,振荡器的输出信号与系统输入信号之间相差为零,或者保持为常数。由于全数字锁相环避免了模拟电路存在的温度漂移和易受电压变化影响等缺点,从而具备可靠性高、工作稳定、调节方便等优点。全数字锁相环的环路带宽和中心频率编程可调,易于构建高阶锁相环,并且应用在数字系统中时,不需A/ D 及D/ A 转换。 这种方法实现的数字锁相环不仅工作频率高,体积小,抗外部干扰能力强,而且易于修改、调试程序而无需重新设计硬件,极大的缩短系统设计周期。

2. 国内外研究现状分析

目前，国内外的锁相环路由鉴相器pd、环路滤波器lf和压控振荡器vco构成。

pd用于比较环路输入输出信号之间的相位，得到与相位误差成一定关系的误差电压，经过由低通滤波器构成的lf后得到控制电压，并作用到vco，调节vco输出信号（即环路输出信号）的频率和相位。

在数字锁相环中，所有部件都由数字电路实现，典型的数字鉴相器有触发器型、超前滞后型、过零检测型、东奎斯特型等四种类型，一般采用的数字鉴相器将数字锁相环分为超前滞后型和过零检测型。

3. 研究的基本内容与计划

1、3月10日到3月15日，阅读、收集、整理有关书籍和资料，并归类。

2、3月16日到4月初，深入实际调查研究，熟悉软件操作。

3、4月初到4月底，筛选、整理资料，结合自己了解的内容查缺补漏，在软件上做出仿真，初步得到设计结果。

4. 研究创新点

在CPLD器件上，用VHDL语言编程实现全数字锁相环。