智能抢答器控制系统设计开题报告

1. 研究目的与意义

数字电子系统正朝着速度快、容量大、体积小、重量轻的方向发展。电子设计自动化(eda)是近些年迅速发展起来的，它是将计算机软件、硬件、微电子技术交叉运用的现代电子设计学科。其中eda设计语言中的verilog语言是一种快速的电路设计工具，功能涵盖了电路的描述、电路的合成、电路仿真三大电路设计工作。

在许多比赛活动中，为了准确、公正、直观地判断出第一抢答者，通常需要使用抢答器。通过抢答者的指示灯显示、数码管显示和警示显示等手段指示出第一抢答者，客观上保证参赛过程的公平。能够实现抢答器功能的方式有多种，可以采用模拟电路、数字电路或模拟与数字相结合的方式，但上述方式制作过程复杂，且准确性与可靠性不高，成品面积大。利用fpga来设计抢答器，使以上问题得以解决，而且即使有两组的抢答时间相差几微妙，也可以分得出哪组优先抢答。

本次设计的抢答器的电路设计就是基于fpga芯片利用verilog语言编译完成的。通过本课题的设计，掌握了数字电路系统的设计方法，了解简单功能抢答器组成的原理，初步掌握多功能抢答器的调试。同时通过本课题设计与调试，不但可以丰富自己的知识面，也可以巩固已学的理论知识。

2. 研究内容和预期目标

基于FPGA设计一个通用型智能抢答器，采用FPGA（EPF10K10LC84－4）器件作为控制核心，通过Verilog语言编程设计实现多路抢答的功能。利用QuartusⅡ软件完成编译、仿真及下载。并进行硬件测试。

本设计的数字抢答器具有第一抢答信号的鉴别和锁存功能，计时功能，各组计分的累加和动态显示功能，抢答犯规记录等功能。它主要分成四个模块：抢答鉴别模块，抢答计时模块，抢答计分模块，而信息的显示部分，则外接译码器，进行显示译码。要求：有8个按键输入，其中4个按键为四组抢答选手的输入，另外4个按键分别为主持人的开始抢答、加分、减分以及积分重置操作按键；用3个BCD数码管进行显示，其中1个显示抢答者组号，另外2个显示积分；用8个LED灯提示抢答倒计时时间。四组抢答选手，各自可手动按按钮申请抢答权，回答正确加一分，回答错误减一分，违规抢答减一分，不抢答者不加分不减分，各组初始积分为10分。

3. 研究的方法与步骤

本课题会采用文献调查法、比较研究法和理论分析法，及比较分析的手段来分析资料；对效果的分析则采用模拟测试的方法。

（1）巩固抢答器的基本理论知识；

（2）巩固fpga的基本知识；

4. 参考文献

[1] 单片机与cpld综合应用技术 北京航天航空大学出版 周立功 夏宇闻 等编著

[2] verilog数字系统设计教程 北京航天航空大学出版 夏宇闻 编著

[3] verilog—hdl实践与应用系统设计 北京航天航空大学出版 常晓明 编著

5. 计划与进度安排

（1）2月22日~2月29日:收集资料，巩固cpu和fpga的基本知识。

（2）2月30日~3月7日：把握整体方案，深入研究设计原理，撰写开题报告。

（3）3月10日~4月10日： 巩固verilog编程语言，运用verilog编写各个功能模块，