1. 研究目的与意义
veriloghdl是一种硬件描述语言，用于从算法级、门级到开关级的多种抽象设计层次的数字系统建模。被建模的数字系统对象的复杂性可以介于简单的门和完整的电子数字系统之间。数字系统能够按层次描述，并可在相同描述中显式地进行时序建模。verilog hdl 语言具有下述描述能力：设计的行为特性、设计的数据流特性、设计的结构组成以及包含响应监控和设计验证方面的时延和波形产生机制。所有这些都使用同一种建模语言。此外，verilog hdl语言提供了编程语言接口，通过该接口可以在模拟、验证期间从设计外部访问设计，包括模拟的具体控制和运行。verilog hdl语言不仅定义了语法，而且对每个语法结构都定义了清晰的模拟、仿真语义。因此，用这种语言编写的模型能够使用verilog仿真器进行验证。语言从c编程语言中继承了多种操作符和结构。verilog hdl提供了扩展的建模能力，其中许多扩展最初很难理解。但是，verilog hdl语言的核心子集非常易于学习和使用，这对大多数建模应用来说已经足够。当然，完整的硬件描述语言足以对从最复杂的芯片到完整的电子系统进行描述。
描述复杂的硬件电路，设计人员总是将复杂的功能划分为简单的功能，模块是提供每个简单功能的基本结构。设计人员可以采取“自顶向下”的思路，将复杂的功能模块划分为低层次的模块。这一步通常是由系统级的总设计师完成，而低层次的模块则由下一级的设计人员完成。自顶向下的设计方式有利于系统级别层次划分和管理，并提高了效率、降低了成本。“自底向上”方式是“自顶向下”方式的逆过程。
使用verilog描述硬件的基本设计单元是模块（module）。构建复杂的电子电路，主要是通过模块的相互连接调用来实现的。模块被包含在关键字module、endmodule之内。实际的电路元件。verilog中的模块类似c语言中的函数，它能够提供输入、输出端口，可以实例调用其他模块，也可以被其他模块实例调用。模块中可以包括组合逻辑部分、过程时序部分。
2. 研究内容与预期目标
本课题主要研究的是基于CPLD控制的UART,USB,SPI多模式串行通信接口电路设计。
主要研究内容有：1、研究CPLD硬件开发环境和软件开发环境，学习CPLD的设计流程。2、学习使用Verilog HDL语言，会编写可综合的Verilog代码。3、选择不同的USB接口控制/转换模块，依据器件手册，设计硬件电路及CPLD控制的功能模块。4、学习LCD12864工作原理、控制方式/流程，设计显示控制模块。5、学习Verilog HDL，对LCD显示控制模块、UART通信接口模块、USB接口控制模块、SPI接口模块进行RTL级设计。
预期目标：基于多种通信传输规范，设计一个具有UART、USB、SPI等多种规范的通信接口电路。该通信接口电路能与外部的不同设备同时进行数据传输，UART通信需采用当前广泛应用的USB接口实现。发送数据通过开关/按键等数字量输入电路设定，并在LCD12864上实时显示，接收到的数据信息也需在LCD屏上对应显示。3. 研究方法与步骤
本课题采用的研究方法是理论与实践相结合的方法。所谓理论：就是用所学的电路知识去分析怎样让多种通信接口电路与外部不同设备同时进行数据传输。所谓实践：就是靠自己的动手能力来实现本课题的研究，利用Quartus软件编写相关控制程序，仿真测试结果，利用自己来焊接所需的电路板，现场测试，来查找设计中的不合理之处，加以改正，完成课题研究。
步骤：1、查阅相关文献资料，研究UART、USB、SPI等串行通信的时序协议、实现方式及相关技术的发展状况。2、设计并论证整体硬件电路3、编写调试Verilog语言程序,包括UART接口模块、基于功能芯片的USB通信控制模块、主控SPI接口模块等，以及数据输入模块，LCD实施显示模块等。4、在Quartus-II环境下设计仿真激励时序，进行功能仿真并进行结果分析。结合相关的硬件条件进行样机调试。5、整理设计材料，撰写毕业设计论文。4. 参考文献
[1] 王金明.数字系统设计与verilog hdl(第7版)[m].电子工业出版社. 2019年01月
[2] 夏宇闻. verilog数字系统设计教程 (第3版)[m].北京航空航天大学出版社.2017年
[3] 黄继业，陈龙，潘松.eda技术与verilog hdl (第3版)[m].清华大学出版社 2017
5. 工作计划
1.第1-3周，查阅相关文献资料，研究uart、usb、spi等串行通信的时序协议、实现方式及相关技术的发展状况，分析总结并撰写开题报告。
2.第4-5周，学习verilog hdl语言、fpga的软硬件的开发环境quartusⅡ等。
3.第6-8周，设计并论证整体硬件电路。
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