基于Aether的LC版图设计开题报告

1. 研究目的与意义

集成电路制造工艺中，通过光刻和刻蚀将掩模版上的图形转移到硅片上。这种制造集成电路时使用的掩模版上的几何图形的定义为集成电路的版图。版图要求与对应的电路严格匹配，具有完全相同的器件、端口、连接。工艺常常是指一种材料为衬底、一种或几种类型的晶体管为主要的有源材料；辅以一定类型的无源器件；以特定的简单电路为基础单元；形成应用于一个或多个领域中各种电路和系统的工艺。集成电路已经发展到了系统芯片的阶段，随着CMOS工艺的进步，由于CMOS电路的低成本、低功耗，以及速度的不断提高，由于COMS模拟电路设计技术的不断提高和进步，COMS技术已经被证明是实现SOC的最好选择。作为设计和制作的纽带，版图的设计至关重要。模拟集成电路由于对期间特性的依赖性更强，所以更大程度上都受到版图因素的影响。

2. 课题关键问题和重难点

课题的关键问题在于进行设计和绘制版图时，需要充分利用芯片的面积，并且能够满足多种电路性能要求。但是效率低、周期长、容易出错，特别是设计规模较大的电路版图。

其次由于芯片上包含上亿个晶体管，为了降低设计复杂性，通常把整个电路分成若干个模块，将处理的规模缩小。再进行划分是要考虑的因素包括模块的大小、模块的数目和模块之间的连线数等。

课题的难点在进行布局策划时要根据模块包含的器件数估计其面积，再根据该模块和其他模块的连接关系以及上一层模块或芯片的形状估计该模块的形状和相对位置。同时还需要处理时延、噪声和干扰等。

3. 国内外研究现状（文献综述）

目前中国ic产业无论从质还是从量来说都不算发达，但伴随着全球产业东移的大潮，中国的经济稳定增长，巨大的内需市场，以及充裕的各类人才和丰富的自然资源，可以说中国集成电路产业的发展尽得天时、地利、人和之势，将会崛起成为新的世界ic制造中心。

静电是一种电能，它存在于物体表面，是正负电荷在局部失衡时产生的一种现象。静电现象是指电荷在产生与消失过程中所表现出的现象的总称，如摩擦起电就是一种静电现象。静电产生的原因有接触分离起电、摩擦起电和传导起电。

当带了静电荷的物体（也就是静电源）跟其它物体接触时，这两个具有不同静电电位的物体依据电荷中和的原则，存在着电荷流动，传送足够的电量以抵消电压。这个高速电量的传送过程中，将产生潜在的破坏电压、电流以及电磁场，严重时将其中物体击毁，这就是静电放电，一般用esd(electrostaticdischarge)表示。

4. 研究方案

布局前做准备时确定工艺规则、考虑好出PIN的方向和位置、计算好电阻、电容的匹配。布局时严格遵守设计版图中的各项规则，在完成版图的设计后，需要验证DRC和LVS保证版图的正确性。对版图进行整体分析后提出改进方案，并随时记录结果。

5. 工作计划

首先要对layout原理进行研究，查找资料，建立一个完整的aether的系统。然后对aether软件进行学习，学习aether的基本操作，并且能够熟练的使用aether。及其掌握设计版图后进行验证的过程中遇到的drc和lvs问题。最后进行后仿，进行可行性分析以及芯片性能。

第1周-第3周分析电路图原理，设计出对应版图的整体框架。第4周-第6周再不保证系统性能的条件下使版图器件的布局缩小并进行绘制。第7周-第9周进行版图绘制、分析并不断完善版图。第10周-第11周利用drc和lvs进行成果验证，对设计进行整体分析，提出进一步需

要解决的问题与研究的方法。第12周整体设计资料，编写毕业论文，将毕业设计论文成果按照规范形式整理装订成