基于Verilog HDL的CORDIC处理器设计开题报告

1. 研究目的与意义

基于Verilog HDL的CORDIC处理器设计是工程实践性课题，主要的目的是培养学生将所学习的电路知识、集成电路生将所学习的电路知识、集成电路设计和集成电路CAD的技能运用到实际的芯片设计中，结合半导体加工厂的制造工艺，完成具有一定专用功能的专用芯片的设计。处理器又叫CPU，是电子设备的大脑所在，控制着设备完成复杂的操作和指令。是一块超大规模的集成电路，是一台计算机的运算核心和控制核心。主要包括运算器（ALU，Arithmetic andLogic Unit）和控制器（CU，Control Unit）两大部件。此外，还包括若干个寄存器和高速缓冲存储器及实现它们之间联系的数据、控制及状态的总线。它与内部存储器和输入/输出设备合称为电子计算机三大核心部件。其功能主要是解释计算机指令以及处理计算机软件中的数据。CORDIC为坐标旋转数字计算机算法的简称，它能够用来计算sin，cos等三角函数，计算幅值和相位得到所需要的精度，利用它还可以计算一些超越函数，因此，CORDIC的计算方法的应用范围是非常广泛的。利用此算法可以大大的提高计算机的工作速度。Verilog是目前应用最为广泛的硬件描述语言，适合算法级，寄存器级，逻辑级，门级和版图级等各个层次的设计和描述，优点是其工艺无关性．这使得工程师在功能设计，逻辑验证阶段可以不必过多考虑门级及工艺实现的具体细节，只需根据系统设计的要求施加不同的约束条件。

2. 课题关键问题和重难点

这个课题的难点在于了解cordic算法的原理，因为有很多的数学公式，和原理的证明与推到，cordic是用来计算三角函数的，其中加入了幅值与相角的计算，还有复数乘法的计算和矩阵的计算，这也加大cordic的计算方法的理解难度，还有就是在cordic处理器的实现方案中，对迭代结构的cordic处理器的工作原理不是很清楚，它的输出结果是由它的迭代次数决定的，还有就是对扇入能力的理解，还有就是对它的两种工作模式，旋转模式和向量模式的概念也把握不是很清楚，再就是流水结构cordic处理器，我是不是可以理解为它就是迭代结构的扩展，因为资料中提到在每个加减法器后插入寄存器，就构成了流水结构的cordic处理器，但是，最重要的难点在于在流水结构的cordic处理器中提到，它的延时也是和迭代结构中一样是比较大的，但是为什么流水结构的cordic处理器的工作速度要比迭代结构的cordic处理器的工作速度要快很多。

3. 国内外研究现状（文献综述）

基于verilog hdl的cordic处理器设计，众所周知，目前电子设备的处理器方面关系到设备的核心技术，所以处理器的相关研究不管是对于当下的生活社会应用还是未来的科技发展需求都是必不可少十分关键的。

设计一款异步坐标旋转数字处理器（cordic），首先设计出同步cordic电路，并得到关键路径延时数据，然后采用和同步类似的数据通路，用组合电路设计的异步握手控制单元取代同步电路的时钟，利用fpga的内部进位链来匹配数据通路的延时。cordic算法与硬件实现方案中采用异步电路，是因为异步电路不需要全局统一的时钟驱动，使得其和同步电路相比在低功耗，低噪音，抗干扰，无时钟偏移和模块化等方面具有很大的优势，这也使得异步集成电路的设计受到越来越多的关注，但是异步电路通常采用专门的设计工具，进行全定制的方法进行设计，设计周期较长。本次采用异步电路的设计工具设计异步电路的方法进行研究，设计一个异步cordic。

cordic的算法，它是由j.volder提出的，并首先用于导航系统，使得矢量的旋转和定向运算不需要再查三角函数表，乘法，开方及反三角函数等复杂运算。该算法的基本思想是通过一系列固定的与运算基数相关的角度的不断偏摆以逼近所需的旋转角度，由于其基本单元只有移动与加减法，因此为该运算的vlsi实现打下了良好的基础。它把复杂的运算变成简单的加法和移位运算，由于迭代次数一定的运算使得模放大倍数为常系数，为了不影响运算结果可直接将输入数据校正后再带入后面的计算。

4. 研究方案

有很多途径可以实现一个从cordic处理器，理想的结构依赖于实际中的速度与资源的折中考虑，有两种结构可以实现cordic处理器。其一，图1为迭代结构的cordic的处理器，将cordic三种算法的计算公式复制到硬件描述上，就可以简单的实现迭代的cordic结构。此结构也称为串并结构，串并结构的移位寄存器不能很好的应用于fpga，因为这个结构需要比较大的扇入能力，如果用fpga来实现，可能会带来比较大的延时。处理速度上不去，而且它的输出结果由它的迭代次数决定。其二，图2为流水结构的cordic处理器，移位寄存器各自有自己移位次数，角度累加器原本要查找的角度值被拆分，做为角度累加器链中每个加法器的一个常量输入，这些常量可以用硬件连线来代替存储空间，这时候电路上成为一个组合逻辑了，在fpga上实现的时候，电路的延时比较大，可以在每个加减法后面加上寄存器，构成流水结构这样可以提高工作速度。图1迭代结构比图2流水结构芯片的占用面积要大，

但是流水结构的工作速度比迭代结构的要快，因为后者的迭代次数比前者要少。

图1

5. 工作计划

第1周： 根据所设计课题内容查找相关文献并翻译英文文献，构思整体设计思路，心中想出所设计的大致内容，整理出大致的设计方向。

第2周： 根据导师下达的任务书撰写开题报告，进一步构思索要完成课题内容。

第3周到6周：完成电路系统的总体设计和规划，完成电路各个模块的设计，并进行各模块的modelsim电路仿真，最后进一步完成整体系统电路仿真与调试。