基于FPGA的激光光束图像采集系统研究外文翻译资料

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国际电子杂志

ISSN:0020-7217（打印）1362-3060（网上）杂志主页：http：//www.tandfonlice.com/loi/tetn20

基于FPGA的图像处理系统

S.C.CHAN,H.O.NGAIamp; K.L.HO

参考文献：S.C.CHAN,H.O.NGAI＆K.L.HO（1993）基于门阵列的可编程图像处理系统，国际电子杂志，75:4,725-730，数字对象标识符：10.1080/00207219308907150

本文链接：http：//dx.doi.org/10.1080/00207219308907150

网上发布:2007年2月24日.

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ELECTRONICS.1993，VOL.75，NO.4，725-730

基于FPGAs的图像处理系统

S.C.CHAN^[1],H.O.NGAI²amp; K.L.HO^[2]

实时成像处理通常需要巨大的吞吐率和庞大的数字运算。专用硬件或者多重处理的 形式对于并行处理是必不可少的。 本文介绍基于现场可编程门阵列（FPGA）的可灵活编程图像处理系统。一般常见的逻辑单元类型对于基于位级脉动概念的执行实时位级图像处理操作是最适合的。于此，我们提出一种新的结构，可编程图像处理系统，对于这些可编程硬件和数字信号处理器（DSP）的集成以处理位级和算术运算存在于许多图像处理的应用中。一维中值滤波的应用证实了该系统的可行性。

1. 引言

实时成像处理通常需要巨大的吞吐率和庞大的数字运算。专用硬件或者多重处理的形式对于并行处理是必不可少的。在特定的应用程序中批量生产，硬件解决方案因其较低的系统成本往往是更优的选择。例如，它们通常是不可编程和不灵活以满足不同图像处理应用的要求。商业数字信号处理器的多重处理系统，在另一方面，非常适合于执行如使用硬件乘法器的加法和乘法复杂的算术运算。不幸的是，如中值滤波器在非线性滤波存在的位级操作（Oflazer1983年，Richards 1990年，Wu1991）、软件开销和处理器间的联系通常限制了系统的性能。本文的目的是开发用于两个可编程硬件的集成的灵活结构（使用现场可编程门阵列FPGA）和可在收缩方式执行这两个位级和算术运算DSP处理器（Kung1988）。图像处理操作，通常具有的庞大的运算和大通信带宽的特征。幸运的是，大部分这些操作具有普遍的性质如规律性，递归性和定域性，因其是在脉动阵列，所以对于阵列处理器设计是非常有用的。脉动系统通常由管道阵列结构和与时钟信号同步的处理器的操作组成。数据依次由模块式处理单元（PE）计算，并通过该系统使用本地通信被传递。常规结构和脉动阵列的局部通信使其最适合于VLSI的实现。然而，PE的结构是高度依赖于特定的应用程序。每个应用程序都需要一个不同的PE以实现其自身运行，但是这不仅费用昂贵而且非常耗时。因此某种可编程性硬件是相当可取的。

可编程性可以用FPGA来实现，如Xilinx公司。Xilinx芯片里面有可配置逻辑板块矩阵（CLBs）和外围I/O板块环。每个CLB可以用或不用寄存器输出实现任何布尔函数多达五个输入。IOB可以由三态控制或双向引脚被设置为输入或输出。对于Xilinx3090-100而言，拥有320个CLBs和144个IOBs足以实现非常复杂的位级操作。配置存储在单片存储器上，并且可以从外部存储器加载。FPGA的标准单元结构非常适合于实现位级流水线式脉动阵列（Gokhale er al. 1991）。随着最近邻通信的使用，在FPGA交叉开关箱的长延迟可达到最小化。

1. PIPS的系统结构

选择的主机系统是IBM PC AT计算机。被称为处理元件的FPGA（或者数字信号处理器-DSPs）被布置为线性阵列，并在一个脉动的方式操作。整个系统结构所图一所示。

通过一组2Ktimes;8的输入和输出FIFO存储器的计算机存储器单元，数据可以从图像采集发送到阵列处理器，或反之。由Xilinx公司3090芯片构成控制器，用以产生两个FIFO的RD / WR信号，使得阵列处理器的数据同步到内部时钟，以提供必要的主机接口，并生成控制信号总线开关。总线开关作为FIFOs和控制器之间的桥梁。它是用来交换输入和输出数据总线，以便本地的回收可以从阵列处理器的输出进行进一步的处理，而不必返回到PC存储器来实现。这在很大程度上减少了数据的I / O传输时间（图2）。总线开关由几个多路复用器组成。它可用于交换FIFO总线的输入和输出，选择要提供的数据从主机（PC）写入图像采集卡，反之亦然。最初，数据由通过对DT-连接主机或帧接收器写入FIFOA，然后处理后写入FIFOB。当总线被交换，两个FIFO数据的输入或输出会变换方向。

控制器还提供了命令和状态寄存器用于与主机通信。由于它与FPGA构造，不同的功能可以通过简单地加载适当的配置方案被结合在控制器内。

该阵列处理器接口包括数据输入和控制2个端口。控制信号从控制器或从电脑到阵列处理器通过控制端口发送。这被连接到阵列处理器的控制总线。全局时钟、原始数据和计算机数据通过数据输出/输出端口的数组处理器发送。此连接到（DIN）总线和数据输出（DOUT）PE阵列的总线数据。通过标准总线，脉动操作、数据连续地传送到第一个PE。通过使用本地通信系统，PE块不断进行计算数据和输出数据。所得到的数据结果，通过串行数据总线从最后一个PE块收集。半脉动I / O结构使得系统易于配置到任何数量的PE口。

该阵列处理器是由在该平台中插入的阵列处理器板组成， 在普通总线下平台，包括VCC、GND、世界时钟、数据总线、数据总线和控制总线。每个处理器板是由4个Xilinx3090的线性阵列FPGA组成。提供两个局部总线以连接两个相邻PE口。因为硬件接口可以在FPGA内被编程，所以接口规范也可以选择。目前，是 Xilinx处理器板的插口拥有6个扩展插槽的平台。因此，其消耗少于24 Xilinx 3090芯片的应用程序是可以实现的。也由于在PE的自由接口规范、其他元素，例如硬件乘法器外，DSP可被并入系统中高度增加的灵活性。也由于在PE的自由接口规范、其他元素，例如硬件乘法器外，DSP可被并入系统中高度增加的灵活性。在我们的原型，FPGA没有任何存储；任何必要的系数必须通过Din总线进行传递。然而，如果每个PE配备本地SRAM的系数存储它不仅可以缓解带宽在DIN总线还允许我们将常系数乘法系统采用分布式算法。随着速度，设计，门数和利用效率的提高，PIPS结构可以使用更强大的FPGA来实现。

1. 一维中值滤波

系统的通用性是由一个一维中值滤波的实现了。中值滤波器是一类特殊的非线性滤波器，可有效去除信号中的脉冲噪声，同时保留信号的边缘。它可用于图像处理和语音处理。对于一个一维中值滤波器，其特点是通过窗口的大小主要决定。较大的窗口尺寸，更有效的是在去除噪声滤波器。

使用两个Xilinx 3090s 型可以实现窗口大小为5的一维中值滤波器。该过滤器使得在位级脉动使用数据流结构。数据流结构如图3所示。输入级是转移从输入数据流的适当的PE连续窗元件的5个bit移位寄存器。在每一个时钟周期，它读取来自输入的一个新的基准，并丢弃其中更早已读取的5个时钟周期的数据。因此，它就像滑动窗口的图像。因为一些数据需要被丢弃。所以在处理数据时应该非常注意每一行开始和末尾的像素。

管道排序阶段由五个管道组成。每个管道由2个处理器单元和一个延迟单元组成。该PE是按位意义上的比较和交换的元素。五个这样的交替阶段实现排序网络的五个样本值。由于在一个窗口中的所有采样值中的单个时钟周期通过该排序网络的一个阶段，流水线连续窗口的排序是可能的。

CS元件基本上是一个比较两个bit大小的位比较器是，例如A和B。CS元件的输入和输出如图3所示。如果A小于B和恩波被认定时，则交换输出。此外，等标志和下标志被设置并传递到下一阶段。

由于不太显著位取决于更显著位的标志的状态，有一定的延时，应引入正确的时间安排。中值滤波器的整体结构如图4所示。

整个系统运行伴随的沙沙噪声在IOMHZ和图片中已经介绍了。结果如图5所示。对于Lena的照片，峰值信噪比过滤后大约32dB，有近10dB的改善。

1. 结论

本文基于实时图像处理提出了一个灵活的结构。该系统是高度可编程的可编程门阵列的使用，并允许可编程硬件和数字处理器的集成。在许多图像处理应用中，它既可以处理测试位级操作，也可以处理复杂的算术运算。

PHOTONIC SENSORS / Vol. 4, No. 3, 2014: 274–280

基于fpga的大面积高分辨率CCD图像传感器

驱动硬件及软件设计

Ying CHEN, Wanpeng XU, Rongsheng ZHAO, and Xiangning Chen

摘要:本文提出并验证了一种基于现场可编程门阵列(FPGA)驱动系统的kaf - 39000大面积高分辨率电荷耦合装置(CCD)的硬件及软件设计。对kaf - 39000驱动系统的需求进行了分析。该系统应用“微处理器和特定于应用程序的集成电路(ASIC)芯片”设计驱动。系统测试结果表明,双通道成像模拟数据得到的帧速率为0.87帧/秒。水平时间和垂直的频率分别时间是22.9MHz和28.7kHz,几乎达到了理论价值24MHz和30kHz。

关键词:CCD成像传感器、驱动系统,FPGA,状态机

1介绍

区域数组电荷耦合装置(CCD)图像传感器广泛应用于很多方面如光学实时测试,数字静止图像,工业测量、航空摄影。随着场效应晶体管(MOS-FET)制造技术的发展，CCD传感器的面积变得更大,像素点更多和分辨率更高，应用于越来越多的领域，如高精度遥感,无人机平台和地球观测系统。

尽管有着分辨率高、灵敏度高和宽覆盖面等优点,但是因为其大量的图像数据和复杂的时间安排，难以实现区域高分辨率CCD的驱动系统设计。在本文中,提出一个基于可编程门阵列(FPGA)的kaf - 39000大区域高分辨率的CCD驱动程序硬件/软件系统。硬件电路中使用39000 KAF作为供电电路,同时用fpga硬件/软件系统来控制定时信号和成像KAF39000的数据流。测试结果显示成像的双通道模拟数据获得的帧速率为0.87帧/ 秒。频率的水平时间和垂直时间分别为22.9MHz和28.7 kHz,几乎达到理论值24MHz和30kHz。

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