基于CPLD的频率计开题报告

全文总字数：1167字

1. 研究目的与意义

随着科学技术与计算机应用的不断发展，以频率为测量对象的测量系统得到了广泛应用，各种频率计应运而生。

以往的频率计或多或少存在一些缺陷，例如: 基于单元电路或单片机的频率计结构复杂、精度低、稳定性差，要为不同频率范围的信号专门的设计某一部分电路等。

本次毕业设计使用复杂可编程逻辑器件（cpld）设计数字频率计系统，利用复杂可编程逻辑器件（cpld）集成度高、运算速度快、开发周期短的特点，从而可以克服以往频率计的各种缺点。

2. 国内外研究现状分析

频率计称为频率计数器，是一种专门对被测信号频率进行测量的电子测量仪器。

目前国内外频率计的设计研究主要有以下几种：1)基于传统测频原理制作的频率计，其测量精度往往随被测信号频率的下降而降低，在实际应用过程中有很大的局限性。

2)基于ＦＰＧＡ 实现的，ＦＰＧＡ 的保密性差，它的分段式布线结构决定了其延迟的不可预测性，它的编程信息需存放在外部存储器上，使用方法复杂。

3. 研究的基本内容与计划

研究内容：包括CPLD及外围电路的设计，单片机控制电路的设计，软件设计等。

研究计划：1～3周收集资料，确定总体设计方案，完成开题工作4周 元件购买及选型5～6周硬件设计7～8周软件设计9～11周 软硬件联调12周系统改进完善13～15周撰写毕业论文16周毕业设计答辩

4. 研究创新点

基于CPLD的频率计，具有编程方便、速度快、集成度高、价格低，系统研制期短，产品的性价比高，同时计结构简单、精度高、稳定性好等优点。

与其它同类产品相比，具有较好的应用价值和推广前景。